verilator 开源项目推荐（479 个）

verilator /verilator

Verilator 开源 SystemVerilog 仿真器和 lint 系统

ultraembedded /riscv

RISC—V CPU 核心 （ RV32IM ）

ZipCPU /zipcpu

一个体积小、重量轻的RJ中央处理器软核

ultraembedded /biriscv

32 位超标量 RISC-V CPU

chipsalliance /Cores-VeeR-EH1

VeeR EH1 核心

ultraembedded /cores

各种HDL（Verilog）IP核

olofk /edalize

用于接口EDA工具的抽象库

dpretet /async_fifo

用 Verilog 编写的双时钟异步 FIFO，已使用 Icarus Verilog 测试

ZipCPU /sdspi

SD-Card controller, using either SPI, SDIO, or eMMC interfaces

mshr-h /vscode-verilog-hdl-support

Verilog/SystemVerilog 对 VS Code 的支持

ZipCPU /wbuart32

A simple, basic, formally verified UART controller

chipsalliance /Cores-VeeR-EL2

VeeR EL2 Core

tymonx /logic

用于创建、构建和测试针对FPGA和ASIC的RTL项目的CMake、SystemVerilog和SystemC工具。

ZipCPU /dblclockfft

A configurable C++ generator of pipelined Verilog FFT cores

tscheipel /HaDes-V

HaDes-V 是用于学习微控制器设计的开放教育资源。它引导你使用 SystemVerilog 和 FPGA 工具创建流水线式 32 位 RISC-V 处理器。该资源由 TU Graz 的 EAS Group 开发，将硬件/软件协同设计中的动手练习与在 Basys3 FPGA 板上的实际实现相结合。

ZipCPU /autofpga

A utility for Composing FPGA designs from Peripherals

ZipCPU /vgasim

A Video display simulator

wyvernSemi /pcievhost

PCIe (1.0a to 2.0) Virtual Root Complex model, in C, co-simulating with Verilog, SystemVerilog and VHDL, with Endpoint capabilities

ZipCPU /openarty

An Open Source configuration of the Arty platform

ethanuppal /marlin

🦀 No-nonsense hardware testing/simulation in Rust 🛠️ | Verilog, Spade, Veryl