simavr是一款精简、实用且易于破解的Linux和NSX AVR模拟器
gtkwave 开源项目推荐(248 个)
gtkwave 话题在 GitHub 上没有填写简介,这里按 Star 数汇总最相关的热门仓库。
热门项目 前 20
按 Star 数排序展示前 20 个 · GitHub 共 248 个仓库HaDes-V 是用于学习微控制器设计的开放教育资源。它引导你使用 SystemVerilog 和 FPGA 工具创建流水线式 32 位 RISC-V 处理器。该资源由 TU Graz 的 EAS Group 开发,将硬件/软件协同设计中的动手练习与在 Basys3 FPGA 板上的实际实现相结合。
VCD file (Value Change Dump) command line viewer
SVUT is a simple framework to create Verilog/SystemVerilog unit tests. Just focus on your tests!
Facilitates building open source tools for working with hardware description languages (HDLs)
A place to keep my synthesizable verilog examples.
A parameterizable Weight-Stationary 2D Systolic Array implemented in Verilog for hardware-accelerated matrix multiplication
Scripts to build and use docker images including GHDL
Quickstart guide on Icarus Verilog.
Implementation of 5 Stage 32I RISC V Pipeline Processor.
VSDSquadron Research Internship 2024 program where we learn about RISC-V processor and VLSI Design using various open source tools.
This repository contain the implementaton of RV32I 5-Stage-Pipeline-Processor based on RISC-V ISA and designed on Verilog
Superscalar dual-issue RISC-V processor
Sipeed Tang Nano: Fully Opensource Toolchain for FPGA Synthesis, Place & Route, Simulation and Download/Flash.
Easy and fast VHDL simulation tool, integrating GHDL and GTKWave
mirror of https://git.elphel.com/Elphel/vdt-plugin
Python classes to create agnostic wave files for HDL simulator viewer
GTKWave Decoders for RISCV
学习路径:RISC-V 片上系统(SoC)设计,从寄存器传输级别(RTL)到 GDSII 布局 |使用开源EDA工具完成完整的VLSI设计流程。
Co-simulation and behavioural verification with VHDL, C/C++ and Python/m
关于这个话题
- 清单取自 GitHub 话题页并按 Star 数排序,每次展示前 20 个项目;原始页面见 https://github.com/topics/gtkwave。
- 该话题在 GitHub 上共有 248 个仓库, 本站收录的是其中最热门的 20 个,不是全量列表。
- Star / Fork 每日自动刷新一次,实时数据以 GitHub 为准。
- 当前 20 个项目累计 2690 Star,覆盖 11 种主要语言,数据更新于 2026-11-07。
- 中文介绍来自 GitHub 官方话题说明(github/explore)的机器翻译,可点「查看原文」对照;译文缺失时会先展示原文。