tscheipel /HaDes-V
HaDes-V 是用于学习微控制器设计的开放教育资源。它引导你使用 SystemVerilog 和 FPGA 工具创建流水线式 32 位 RISC-V 处理器。该资源由 TU Graz 的 EAS Group 开发，将硬件/软件协同设计中的动手练习与在 Basys3 FPGA 板上的实际实现相结合。
SystemVerilog197
microcontroller-design 开源项目推荐
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- Star / Fork 每日自动刷新一次，实时数据以 GitHub 为准。
- 当前 1 个项目累计 197 Star，覆盖 1 种主要语言，数据更新于 2026-11-07。
- 中文介绍来自 GitHub 官方话题说明（github/explore）的机器翻译，可点「查看原文」对照；译文缺失时会先展示原文。