cores

各种HDL（Verilog）IP核

  • 语言Verilog
  • 默认分支master
  • 大小216 KB
  • 更新2021年7月2日
在 GitHub 打开
avatarultraembedded
941
2373

项目介绍

ultraembedded/cores 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，目前获得 941 个 Star、237 次 Fork。

仓库全名
ultraembedded/cores
Star 数
941
Fork 数
237
未关闭 Issue
3

README 摘要

Various HDL (Verilog) IP Cores Github: http://github.com/ultraembedded/cores Cloning This repo contains submodules, to clone them; Catalogue Name | Description | asram16axi4 | AXI4 -> Async SRAM (16-bit) Interface | dbgbridge | UART -> AXI4 Debug Bridge | dviframebuffer | DVI/HDMI framebuffer with AXI-4 bus master | ftdiasyncbridge | FTDI Asynchronous FIFO Interface (Wishbone) | ftdibridge | FTDI…

完整内容见 GitHub 原始 README 或本页 。

常见问题

cores 用什么语言开发？

主要使用 Verilog 编写，目前有 941 个 Star。

如何获取 cores 的源码？

可以直接克隆仓库：git clone https://github.com/ultraembedded/cores.git，默认分支为 master；安装与运行步骤见仓库 README。

cores 最近还在维护吗？

仓库最近一次更新为 2021年7月2日，当前有 3 个未关闭 Issue；Star 数为 941，可作为社区活跃度的参考。

本页面展示项目元数据与原始 README，GitRead 中文社区 编辑团队负责选题收录。

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关于

GitHub 原始描述（英文）

Various HDL (Verilog) IP Cores

描述取自 GitHub 官方 API，保持仓库作者书写的原文。

简要分析

热度分
1462
价值分
640
活跃状态
活跃
asicaudiofpgai2srtlsdramspisramuartusbverilatorverilogverilog-componentsverilog-hdl
GitHub

语言占比

C
C++
Makefile
SystemVerilog
Verilog

贡献者

ultraembeddedultraembedded

README

Various HDL (Verilog) IP Cores

Github: http://github.com/ultraembedded/cores

Cloning

This repo contains submodules, to clone them;

git clone --recursive https://github.com/ultraembedded/cores.git
Catalogue
Name Description
asram16_axi4 AXI4 -> Async SRAM (16-bit) Interface
dbg_bridge UART -> AXI4 Debug Bridge
dvi_framebuffer DVI/HDMI framebuffer with AXI-4 bus master
ftdi_async_bridge FTDI Asynchronous FIFO Interface (Wishbone)
ftdi_bridge FTDI Asynchronous/Synchronous FIFO Interface (AXI-4)
ft60x_axi FTDI FT601 USB3.0 to high-performance AXI4 bus master
i2s I2S Master
irq_ctrl Simple Linux support interrupt controller
sdram Simple SDRAM Controller (Wishbone)
sdram_axi4 Simple SDRAM Controller (AXI-4)
spdif SPDIF Transmitter
spiflash SPI-Flash XIP Interface
spilite_axi4l SPI-Lite SPI Master Interface
uart UART
ulpi_wrapper ULPI Link Wrapper
usb_bridge USB -> AXI4-Lite Debug Bridge
usb_cdc USB CDC Device
usb_device USB Peripheral Interface
usb_fs_phy USB Full Speed PHY
usb_host USB 1.1 Host Controller
usb_sniffer USB Sniffer
usb_serial USB to UART

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