pConst/basic_verilog 核心数据与社区趋势分析 - 编辑精选 | GitRead 中文社区

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技术解读

以下内容由 GitRead 中文社区编辑团队基于项目 README 与官方资料整理，结合中文开发者的常见使用场景补充技术选型建议。具体以项目官方文档为准。

关于

Must-have verilog systemverilog modules

简要分析

热度分

4824

价值分

1520

活跃状态

活跃

主题数量

20

语言Verilog

默认分支

大小55.5 MB

更新3月12日

altera debounce delay encoder fifo fpga hls pwm spi-interface spi-master synchronizer tcl uart uart-controller uart-protocol uart-receiver uart-tx uart-verilog verilog xilinx

语言占比

Batchfile

C

C++

CSS

Fortran

HTML

Java

Makefile

Pascal

Python

Shell

SystemVerilog

Tcl

VHDL

Verilog

贡献者

pConst

JacyCui