ramiomer94 /VLSI-design-projects
本仓库包含约克大学 EECS 4612:数字 VLSI 设计课程中完成的所有主要项目。这些项目展示了完整的 ASIC 设计流程——从 RTL 设计到 GDSII 版图——并使用 Cadence Genus、Innovus 和 Virtuoso 等行业级工具。
Verilog13
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本仓库包含约克大学 EECS 4612:数字 VLSI 设计课程中完成的所有主要项目。这些项目展示了完整的 ASIC 设计流程——从 RTL 设计到 GDSII 版图——并使用 Cadence Genus、Innovus 和 Virtuoso 等行业级工具。
This project showcases the design and simulation of a 7T MCPL SRAM using adiabatic logic for low-power efficiency, developed for ECL 312 at IIIT Nagpur. It compares the 6T and 7T SRAM designs in terms of power, energy, and stability, with simulations done in WinSpice and Microwind.