项目介绍
snbk001/Verilog-Design-Examples 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，目前获得 234 个 Star、40 次 Fork。
- 仓库全名
- snbk001/Verilog-Design-Examples
README 摘要
Verilog-Design-Examples Use Verilog/System Verilog for design Always write a Testbench for a design Testbench should be self-checking test bench Testbench should use task for sending input data to the DUT Verilog Designs with Testbenches 1. Half Adder 2. 1-bit Full Adder 3. 1-bit Full Adder using Half Adder 4. 4-bit full adder using Half Adder 5. Mux using Case statement 6. Mux using with the use logical expression…
完整内容见 GitHub 原始 README 或本页 。
常见问题
Verilog-Design-Examples 用什么语言开发？
主要使用 Verilog 编写，目前有 234 个 Star。
如何获取 Verilog-Design-Examples 的源码？
可以直接克隆仓库：git clone https://github.com/snbk001/Verilog-Design-Examples.git，默认分支为 main；安装与运行步骤见仓库 README。
Verilog-Design-Examples 最近还在维护吗？
仓库最近一次更新为 2024年1月29日，当前有 1 个未关闭 Issue；Star 数为 234，可作为社区活跃度的参考。
相关仓库
OpenROAD 的统一应用，实现 RTL 到 GDS 流程。文档见 https://openroad.readthedocs.io/en/latest/
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