snbk001 /Verilog-Design-Examples
Verilog 设计示例，带有自检测试平台。半叠加器、全加法器、多路复用器、算术逻辑单元、D触发器、使用Mealy机和Moore机的序列检测器、1的数量、二进制转灰制转换、上下计数器、时钟分频器、PIPO、n位通用移位寄存器、4位LFSR、单端口RAM、双端口RAM、同步先进先出、异步先进先出、8x8顺序乘法器
Verilog235
self-checking 开源项目推荐（4 个）
self-checking 话题在 GitHub 上没有填写简介，这里按 Star 数汇总最相关的热门仓库。
4收录项目
235Star 总量
3覆盖语言
相关标签
热门项目 全部 4
GitHub 共 4 个仓库，已全部展示
marcozhou26 /job-level-map
Codex Skill for generating self-checked Excel job level maps from position lists.
Python0
vodopiviz /Dual-Clock-Asynchronous-FIFO-Verilog
🕒 Implement a Dual-Clock Asynchronous FIFO in Verilog for secure data transfer between independent clock domains in FPGA systems.
0
fjpolo /FPGA_Project-Creator
FPGA template project creator
F#0
关于这个话题
- 清单取自 GitHub 话题页并按 Star 数排序，每次展示前 4 个项目；原始页面见 https://github.com/topics/self-checking。
- 该话题在 GitHub 上共有 4 个仓库， 本站收录的是其中最热门的 4 个，不是全量列表。
- Star / Fork 每日自动刷新一次，实时数据以 GitHub 为准。
- 当前 4 个项目累计 235 Star，覆盖 3 种主要语言，数据更新于 2026-11-08。
- 中文介绍来自 GitHub 官方话题说明（github/explore）的机器翻译，可点「查看原文」对照；译文缺失时会先展示原文。