Verilog-Design-Examples

Verilog 设计示例，带有自检测试平台。半叠加器、全加法器、多路复用器、算术逻辑单元、D触发器、使用Mealy机和Moore机的序列检测器、1的数量、二进制转灰制转换、上下计数器、时钟分频器、PIPO、n位通用移位寄存器、4位LFSR、单端口RAM、双端口RAM、同步先进先出、异步先进先出、8x8顺序乘法器

语言Verilog
默认分支main
大小129 KB
更新2024年1月29日

在 GitHub 打开

snbk001

235

40 1

项目介绍

snbk001/Verilog-Design-Examples 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，目前获得 235 个 Star、40 次 Fork。

仓库全名: snbk001/Verilog-Design-Examples
Star 数: 235
Fork 数: 40
未关闭 Issue: 1

README 摘要

Verilog-Design-Examples Use Verilog/System Verilog for design Always write a Testbench for a design Testbench should be self-checking test bench Testbench should use task for sending input data to the DUT Verilog Designs with Testbenches 1. Half Adder 2. 1-bit Full Adder 3. 1-bit Full Adder using Half Adder 4. 4-bit full adder using Half Adder 5. Mux using Case statement 6. Mux using with the use logical expression…

完整内容见 GitHub 原始 README 或本页。

常见问题

Verilog-Design-Examples 用什么语言开发？

主要使用 Verilog 编写，目前有 235 个 Star。

如何获取 Verilog-Design-Examples 的源码？

可以直接克隆仓库：git clone https://github.com/snbk001/Verilog-Design-Examples.git，默认分支为 main；安装与运行步骤见仓库 README。

Verilog-Design-Examples 最近还在维护吗？

仓库最近一次更新为 2024年1月29日，当前有 1 个未关闭 Issue；Star 数为 235，可作为社区活跃度的参考。

关于

GitHub 原始描述（英文）

Verilog Design Examples with self checking testbenches. Half Adder, Full Adder, Mux, ALU, D Flip Flop, Sequence Detector using Mealy machine and Moore machine, Number of 1s, Binary to Gray Conversion, Up down counter, Clock Divider, PIPO, n bit universal shift register, 4 bit LFSR, Single port RAM, Dual port RAM, Synchronous FIFO, Asynchronous FIFO, 8x8 Sequential Multiplier

描述取自 GitHub 官方 API，保持仓库作者书写的原文。

简要分析

热度分

318

价值分

153

活跃状态

活跃

self-checking testbenches verilog verilog-code verilog-design verilog-hdl verilog-programs verilog-project

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语言占比

Verilog

贡献者

snbk001

Verilog-Design-Examples

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Verilog-Design-Examples

Verilog Designs with Testbenches

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