openlogicbit

为各种FPGA开发板/商业化逻辑分析仪替换门软件提供的开源逻辑分析仪门软。

  • 语言Verilog
  • 默认分支main
  • 大小621 KB
  • 更新2021年6月25日
  • Issues3
在 GitHub 打开
avatarultraembedded

项目介绍

ultraembedded/openlogicbit 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，采用 Apache License 2.0 许可证，目前获得 178 个 Star、24 次 Fork。

仓库全名
ultraembedded/openlogicbit

README 摘要

open-logic-bit Open-source Logic Analyzer gateware for various FPGA dev boards/replacement gateware for commercially available logic analyzers. Github: https://github.com/ultraembedded/openlogicbit Aims A logic analyzer project which aims to provide reliable, high speed (100MHz+), large capture depth, open-source gateware that can be used on a FPGA development board you already own, or as replacement gateware for…

完整内容见 GitHub 原始 README 或本页 。

常见问题

openlogicbit 用什么语言开发？

主要使用 Verilog 编写，采用 Apache License 2.0 许可证，目前有 178 个 Star。

openlogicbit 可以免费商用吗？

仓库采用 Apache License 2.0 许可证，可免费使用与修改，商业使用请遵守许可证条款（例如保留版权声明与许可声明）。

如何获取 openlogicbit 的源码？

可以直接克隆仓库：git clone https://github.com/ultraembedded/openlogicbit.git，默认分支为 main；安装与运行步骤见仓库 README。

openlogicbit 最近还在维护吗？

仓库最近一次更新为 2021年6月25日，当前有 3 个未关闭 Issue；Star 数为 178，可作为社区活跃度的参考。

本页面展示项目元数据与原始 README，GitRead 中文社区 编辑团队负责选题收录。

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关于

GitHub 原始描述（英文）

Open-source Logic Analyzer gateware for various FPGA dev boards/replacement gateware for commercially available logic analyzers.

altera-fpgadigital-signal-analyzerfpgaftdi2232hftdi232hlattice-fpgalogic-analyzerverilogxilinx-fpga

描述取自 GitHub 官方 API，保持仓库作者书写的原文。

简要分析

热度分
235
价值分
114
活跃状态
活跃
GitHub

语言占比

Shell
Stata
SystemVerilog
Tcl
Verilog

贡献者

ultraembeddedultraembedded