Verilog-Utilty-Modules

用Verilog编写的实用模块集合

  • 语言Verilog
  • 大小106 KB
  • 更新2025年11月17日
在 GitHub 打开
avatarsuoglu
7
30
Other

项目介绍

suoglu/Verilog-Utilty-Modules 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，采用 Other 许可证，目前获得 7 个 Star、3 次 Fork。

仓库全名
suoglu/Verilog-Utilty-Modules
开源许可证
Other
Star 数
7
Fork 数
3

README 摘要

Verilog Utility Modules Collection of some utility modules written in Verilog. Included Modules Module | File | Pseudo-Random Number Generator | pseudoRandNumGen.v | Linear Shift Registers | pseudoRandNumGen.v | Seven Segment Display controller | ssdutil.v | Seven Segment Display encoder | ssdutil.v | Button debouncer | btndebouncer.v | Clock dividers | clkdiv.v | Counters | counters.v | Timer | timer.v | Edge…

完整内容见 GitHub 原始 README 或本页 。

常见问题

Verilog-Utilty-Modules 用什么语言开发？

主要使用 Verilog 编写，采用 Other 许可证，目前有 7 个 Star。

Verilog-Utilty-Modules 可以免费商用吗？

仓库标注的许可证为 Other，商用前请先阅读仓库 LICENSE 文件确认授权范围。

如何获取 Verilog-Utilty-Modules 的源码？

可以直接克隆仓库：git clone https://github.com/suoglu/Verilog-Utilty-Modules.git；安装与运行步骤见仓库 README。

Verilog-Utilty-Modules 最近还在维护吗？

仓库最近一次更新为 2025年11月17日，当前没有未关闭的 Issue；Star 数为 7，可作为社区活跃度的参考。

本页面展示项目元数据与原始 README，GitRead 中文社区 编辑团队负责选题收录。

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关于

GitHub 原始描述（英文）

Collection of utility modules written in Verilog

描述取自 GitHub 官方 API，保持仓库作者书写的原文。

简要分析

热度分
20
价值分
5
活跃状态
活跃
clock-dividercountersfifofpgagpiohardwarepulse-width-modulationpwmrandomrandom-number-generatorstimerverilog
GitHub

语言占比

Forth
Makefile
Python
Verilog

贡献者

suoglusuoglu

README

Verilog Utility Modules

Collection of some utility modules written in Verilog.

Repo on GitLab Repo on GitHub

Included Modules

Module File
Pseudo-Random Number Generator pseudoRandNumGen.v
Linear Shift Registers pseudoRandNumGen.v
Seven Segment Display controller ssd_util.v
Seven Segment Display encoder ssd_util.v
Button debouncer btn_debouncer.v
Clock dividers clk_div.v
Counters counters.v
Timer timer.v
Edge detect edge_detect.v
GP Pulse-Width modulators pwm.v
RGB LED Pulse-Width modulator rgn_led_pwm.v
Adders adders.v
Keypad Decoder keypad.v
Parameterized Clock Generator clkGenParam.v
8x8 LED Matrix controller led_matrix.v
Button Switch Converters btn_sw.v
Hexadecimal to decimal converter hextoDec.v
Modulo Calculator modulo.v
Fundamental Logic Gates basic_gates.v
Parallel to Serial Converter parallel_to_serial.v
FIFO with Flexible Size fifo_flex.v
FIFO with Circular Buffer fifo.v
Tri-State Buffer tribuff.v

Xilinx Primitives

Primitive File
Bi-Directional Buffer IOBUF.v

License

CERN Open Hardware Licence Version 2 - Weakly Reciprocal

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