RISC-V-PROCESSOR

  • 语言Verilog
  • 默认分支main
  • 大小10.3 MB
  • 更新2025年9月15日
在 GitHub 打开
avatarSRB-TYAGI
16
40

项目介绍

SRB-TYAGI/RISC-V-PROCESSOR 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，目前获得 16 个 Star、4 次 Fork。

仓库全名
SRB-TYAGI/RISC-V-PROCESSOR
Star 数
16
Fork 数
4

README 摘要

README 内容因触发社区合规规则，暂不展示原文。请前往仓库主页查看完整信息并遵守当地法律法规

完整内容见 GitHub 原始 README 或本页 。

常见问题

RISC-V-PROCESSOR 用什么语言开发？

主要使用 Verilog 编写，目前有 16 个 Star。

如何获取 RISC-V-PROCESSOR 的源码？

可以直接克隆仓库：git clone https://github.com/SRB-TYAGI/RISC-V-PROCESSOR.git，默认分支为 main；安装与运行步骤见仓库 README。

RISC-V-PROCESSOR 最近还在维护吗？

仓库最近一次更新为 2025年9月15日，当前没有未关闭的 Issue；Star 数为 16，可作为社区活跃度的参考。

本页面展示项目元数据与原始 README，GitRead 中文社区 编辑团队负责选题收录。

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This repository presents a complete RTL-to-GDSII ASIC implementation of the PicoRV32 RISC-V processor using the Skywater 130nm (Sky130) open-source PDK. The project demonstrates an industry-standard VLSI backend flow using Cadence EDA tools, covering synthesis, placement, routing, verification, and GDSII generation.

描述取自 GitHub 官方 API，中文内容由 GitRead 中文社区 编辑团队整理。

简要分析

热度分
24
价值分
10
活跃状态
活跃
cadencecadence-virtuosocadencegenusctsgdsinnovusrisc-vrtltempusverilog-hdl
GitHub

README

README 内容因触发社区合规规则，暂不展示原文。请前往仓库主页查看完整信息并遵守当地法律法规。
README 内容已按社区合规规则隐藏。

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