sdr-psk-fpga

带FPGA的SDR上的双模PSK收发器

  • 语言Verilog
  • 大小288.1 MB
  • 更新2024年10月10日
在 GitHub 打开
avatarTeddy-van-Jerry
57
171
MIT License

项目介绍

Teddy-van-Jerry/sdr-psk-fpga 是一个托管在 GitHub 上的开源项目，主要使用 Verilog 编写，采用 MIT License 许可证，目前获得 57 个 Star、17 次 Fork。

仓库全名
Teddy-van-Jerry/sdr-psk-fpga
开源许可证
MIT License
Star 数
57
Fork 数
17
未关闭 Issue
1

README 摘要

Dual-Mode PSK Transceiver on SDR With FPGA GitHub: github.com/Teddy-van-Jerry/sdr-psk-fpga Report: go.wqzhao.org/sdr-psk-fpga [!NOTE] This is a course project of Southeast University (2023 Fall). Features [x] BPSK/QPSK Modulation [x] Coherent BPSK/QPSK Demodulation [x] Carrier Synchronization (with Costas Loop) [x] Symbol (Timing) Synchronization (with Gardner Loop) [x] Packet-Based Communication [x] Dynamic BPSK…

完整内容见 GitHub 原始 README 或本页 。

常见问题

sdr-psk-fpga 用什么语言开发？

主要使用 Verilog 编写，采用 MIT License 许可证，目前有 57 个 Star。

sdr-psk-fpga 可以免费商用吗？

仓库采用 MIT License 许可证，可免费使用与修改，商业使用请遵守许可证条款（例如保留版权声明与许可声明）。

如何获取 sdr-psk-fpga 的源码？

可以直接克隆仓库：git clone https://github.com/Teddy-van-Jerry/sdr-psk-fpga.git；安装与运行步骤见仓库 README。

sdr-psk-fpga 最近还在维护吗？

仓库最近一次更新为 2024年10月10日，当前有 1 个未关闭 Issue；Star 数为 57，可作为社区活跃度的参考。

本页面展示项目元数据与原始 README，GitRead 中文社区 编辑团队负责选题收录。

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关于

GitHub 原始描述（英文）

Dual-Mode PSK Transceiver on SDR With FPGA

描述取自 GitHub 官方 API，保持仓库作者书写的原文。

简要分析

热度分
148
价值分
44
活跃状态
活跃
amdbpskcostas-loopdemodulationfpgagardnermodulationpskqpsksdrsoftware-defined-radiosynchronizationtransceiververilogvivadoxilinxzynqzynq-7000zynq-7020
GitHub

语言占比

Python
Tcl
Verilog

贡献者

Teddy-van-JerryTeddy-van-Jerry

README

Dual-Mode PSK Transceiver on SDR With FPGA

Note 注意

This is a course project of Southeast University (2023 Fall).

Features

  • BPSK/QPSK Modulation
  • Coherent BPSK/QPSK Demodulation
  • Carrier Synchronization (with Costas Loop)
  • Symbol (Timing) Synchronization (with Gardner Loop)
  • Packet-Based Communication
  • Dynamic BPSK and QPSK Switching
  • Pseudorandom (PN) Sequence Generator
  • Block Diagram (with IP + Verilog RTL)
  • Verified with Testbench
  • Tested on SDR
  • Pulse Shaping

You can explore details of implementations in the report.

[!TIP] The current design is resource-efficient. You have plenty of room to implement the remaining features to further enhance the platform.

Platforms

  • SDR: eNodeX 30B
    • FPGA: Xilinx Zynq 7020 (xc7z020clg484-1)
    • 1Tx-1Rx with GSM Antenna (Max 2Tx-2Rx on SDR but we only use 1Tx-1Rx)
    • 4 GPIO as Output Signals (Max 8 GPIO Pins on SDR)
  • Software
    • Vivado 2022.2 (To directly open the project, you need version >= 2022.2)
    • Matlab Filter Designer Toolbox (You can use alternatives to generate Xilinx .coe files)
    • LaTeX (My Version: TeX Live 2023 Latest)
    • Python >= 3.9 (For Data Processing in Report)

Directories

  • behav_sim: Behavioral Simulation Results
  • constraints: Constraints Files
  • ila: Integrated Logic Analyzer (ILA) Results
  • latex: LaTeX Report Source
  • matlab: MATLAB Filter Design
  • schematic: Schematic Diagrams in PDF
  • scopes: Oscilloscope Results
  • scripts: TCL Scripts for Vivado
  • sdr-psk-fpga.*: Vivado Project Directory
  • verilog: Verilog RTL Source
  • waveforms: Waveform Configuration Files

Further Readings

License

This project is distributed under the MIT License. The report is open access under the CC BY-SA 4.0.

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